MIPI DSI 时序与 FPGA 约束：避免量产前才发现的建立时间风险

MIPI DSI 高速链路对 PCB 差分阻抗与参考地回流极其敏感。工业主板常因连接器与层叠成本在边缘速率下损失裕量，表现为低温启动偶发花屏或长时间运行后误码。

建议在 FPGA 约束中显式声明外部延迟与不确定性，并与模组厂索取 CSI/DSI 一致性测试报告中的眼图与误码率数据。对多 lane 设计，确认 swap 与极性在 PCB 与 RTL 中一致，避免仅软件层「侥幸」点亮。

量产前应在高低温与振动组合应力下复测眼图，而不是仅常温一次通过。