MCU 与 FPGA 显示接口架构
所属支柱： HMI 显示子系统架构
·Senvita 显示工程团队
选择 MCU 直驱显示路径还是基于 FPGA 的桥接架构，不只是器件选型问题，而是系统架构问题。它会影响启动时间、信号完整性、更新延迟、软件复杂度以及样机调试成本。更大的系统背景可参考 显示子系统架构。
定义
MCU 显示架构通常由 MCU 直接驱动面板，常见接口包括 RGB、SPI、并口或简单桥接芯片，时序与界面逻辑主要由软件管理。FPGA 架构则在主控与面板之间增加可编程逻辑层，用于接口转换、帧缓存、输出复制或保证确定性时序。工程上常见的组合方式是：MCU 负责应用逻辑，FPGA 负责像素时序和接口适配。
- 当面板带宽不高、界面刷新模式可预测时，优先考虑 MCU。
- 当接口转换、帧缓存或严格时序收敛是主要难点时，优先考虑 FPGA。
- 选择前要同时评估引脚数量、存储器拓扑和固件维护成本。
问题： 多个页面同时刷新时，界面出现卡顿。
原因： MCU 同时承担渲染、系统维护和协议处理，显示刷新路径与应用任务发生资源竞争。
方案： 将时序敏感工作下放到硬件，减少帧更新频率，或增加小型帧缓存/桥接层，把渲染和扫描输出解耦。
问题： 逻辑测试通过，但实际显示出现撕裂或同步不稳。
原因： 显示接口过度依赖系统负载路径，固件抖动改变了写入与扫描之间的相位关系。
方案： 引入确定性缓存，锁定像素时钟路径，并将显示 DMA 或 FPGA 状态机与非确定性任务隔离。
关于桥接实现，可以参考 Shijiaic 的说明：FPGA 显示桥接设计。
验证
验证要同时覆盖功能正确性和时序裕量。需要测量上电出图时间、帧更新延迟，以及 CPU 负载下的最坏刷新情况，然后再检查物理接口。
- 确认像素时钟容差、HSYNC/VSYNC 稳定性，以及序列化后是否存在 lane 映射错误。
- 在界面动画运行时施加存储带宽压力，暴露总线争用问题。
- 检查连接器处的信号质量，确认线缆长度不会明显压缩裕量。
- 记录冷启动、看门狗复位和欠压恢复下的显示行为。
相关内容：工业 HMI 触控控制器集成、工业 TFT LCD 连接器引脚指南、显示模组的 EDID 与 EEPROM 配置。